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PLDA宣布推出用于下一代SoC设计的XpressRICH PCI Express 6.0控制器IP

2021年05月28日 17:16:09 来自： (0)参与

亮点:

支持PCIe 6.0规范，包括64GT/s的数据传输率、FLIT模式和L0p功耗状态。
专为可配置性而设计，可满足众多客户和行业用例需求。
作为PCIe控制器设计领域公认的领导者，PLDA IP可确保为我们的客户提供高性能、易于集成且一次性通过硅验证的产品。

加州圣何塞--(美国商业资讯)--高速互连硅知识产权(IP)的领先开发商PLDA今天宣布推出适用于PCIe 6.0规范的XpressRICH^TM PCI Express® (PCIe®)控制器IP。PCIe 6.0规范将数据速率提高一倍，达到每秒64 GT链路速调度，实现了一次跨越性的进步。下一代芯片需要在系统内移动海量数据，因此对于创建这类芯片的片上系统(SoC)设计师和系统架构师来说，PCIe 6.0架构至关重要，该架构可应用于：

高性能计算(HPC)/云计算
人工智能(AI)和机器学习
企业级存储
企业网络
汽车

为了支持将带宽增加一倍以达到每秒64 GT，PCIe 6.0技术使用PAM4调制，与以前的NRZ调制的1位/周期相比，它可以运行2位/周期。将前向纠错(FEC)和循环冗余校验(CRC)相结合以补偿更高的误比特率(BER)。此外，XpressRICH for PCIe 6.0架构还支持新L0p低功耗模式，使流量在数量减少的通道上传输，从而在不影响流量的情况下降低功耗。

为了支持XpressRICH用户的可配置性需求，PLDA实施了大量功能和ECN，可通过附带的配置助手(configuration assistant)进行充分的参数化处理。部分可配置功能包括：

支持1、2、4、8和16条通道架构
可配置的数据路径
基于所选配置的可扩展内部数据路径
支持端点、根端口、双模式和交换机端口
在FLIT和非FLIT模式下支持多个虚拟通道(VC)
数据路径的奇偶校验保护
多种PIPE模式
支持SerDes架构
支持单根输入/输出虚拟化(SR-IOV)规范
可配置的缓冲区（大小和延迟）
支持时钟门控和电源门控
向后兼容前几代PCIe
具有AES-GCM加密、解密和认证功能的可选IDE Security

PLDA首席技术官Stephane Hauradou表示：“带宽效率对于数据密集型应用和PCIe 6.0规范的数据传输率翻倍至关重要。正是因为FLIT传输的引入，我们才能在这方面够取得重大进展。”Hauradou补充道：“借助PLDA长期以来在PCIe技术创新层面的出色表现，我们目前能够提供PCIe 6.0的突破性技术，并展示PLDA广为人知的易于整合的强大生态系统和硅验证成功率。”

XpressRICH for PCIe 6.0控制器IP接口解决方案及供货情况：

PLDA已经与我们的PHY合作伙伴生态系统及VIP生态系统合作，提供全面的产品，其特点是易于集成、设计风险低，并且有大量配置和节点可供选择，这些只能通过第三方知识产权产品获得。

PLDA预计，XpressRICH for PCIe 6.0将于2021年第四季度全面上市。

更多信息：

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